编者按：本文来自微信公众号 半导体行业观察（ID：icbank），作者：邵逸琦，创业邦经授权转载。
对于内存行业来说，HBM已是万众瞩目的焦点。
在过去两年几家大厂普遍亏损的情况下，只有HBM市场在不断走高，成为了少数能拿得出手的业绩，尤其像海力士这样手握英伟达H100中HBM供货权的厂商，成为了AI浪潮里挣得最多的厂商之一。
尽管距离第一款HBM 3E发布只有一年左右的时间，但是各大厂商已经把HBM4提上了日程，尤其是两家韩厂——SK海力士和三星，它们正在围绕下一代HBM4内存半导体的量产时间展开激烈的竞争。
两家公司计划在10月和11月完成基本设计，并进入量产阶段，即所谓的“流片”（Tape Out），这一阶段也意味着内存芯片已经具备完整的功能。两家公司都等着为英伟达基于 Rubin 的 AI 芯片供应HBM 4，从而在未来市场中占据主导权。
是SK海力士继续保持主导优势？还是三星重振雄风？
路线之争
首先我们先来简单了解下HBM 4的技术规格，其相比HBM3E，提供了双倍的通道宽度，即2048位对1024位，数据传输速度和性能都有了显著提升。HBM3E堆叠了12个DRAM芯片，支持24GB和32GB的容量，而HBM4可以堆叠16个DRAM芯片，支持64GB容量。
根据 JEDEC 的说法，HBM4 旨在提高数据处理速度，同时保留更高的带宽、更低的功耗和更大的单个芯片或堆栈容量等关键特性，这些特性对于需要高效管理大型数据集和复杂计算的应用（如生成式人工智能、高性能计算、高端显卡和服务器）来说至关重要。
根据 JEDEC 的初步规格，与 HBM3 相比，HBM4 预计 “每个堆栈的通道数翻倍”，这表明利用率更高，从而显著提升性能。另外值得注意的是，为了支持设备兼容性，新标准确保单个控制器可同时支持 HBM3 和 HBM4。
JEDEC 指出，HBM4 将指定 24 Gb 和 32 Gb 层，支持从 4 hi到 16 hi的 TSV 堆叠。该委员会已初步同意最高 6.4 Gbps 的速度，并正在讨论更高的频率。
有趣的是，JEDEC 并未明确说明 HBM4 如何将存储器和逻辑半导体集成到单个封装中，而这正是业界急于解决的主要挑战之一。
图源英伟达
此前我们讨论过，HBM每一代的标准，本质上是技术路线之争，谁的标准被采纳，谁就能在市场中获得领先地位，因而海力士、三星和美光围绕着标准展开一场激烈的交锋。
海力士和三星作为韩厂，最初就是存着将标准化为己用的目的：SK海力士当初研究 HBM 与逻辑处理器直接连接的概念，其涉及内存和逻辑制造商共同设计芯片，然后由台积电等晶圆代工厂制造，而三星也是如此，由于它同时具备晶圆代工和封装业务，在这方面显然具备更多优势。
美光当初并不打算把 HBM 和逻辑芯片整合到一个芯片中，当初它想宣传的是，大家可以通过 HBM-GPU 这样的组合芯片获得更快的内存访问速度，但是单独依赖某一家的芯片就意味着更大风险，也就是不能让韩厂的标准成为现实。
美国媒体此前宣称，随着机器学习训练模型的增大和训练时间的延长，通过加快内存访问速度和提高每个 GPU 内存容量来缩短运行时间的压力也将随之增加，而为了获得锁定的 HBM-GPU 组合芯片设计（尽管具有更好的速度和容量）而放弃标准化 DRAM 的竞争供应优势，可能不是正确的前进方式。
但韩媒的论调恰恰相反，多年以来，韩国非内存半导体一直难成气候，如今HBM带来千载难逢的机会，自然不能错过，他们表示，除了定制的DRAM 代工厂之外，可能还会出现一个更大的世界，即使是英伟达这样的巨头也将不得不在三星和 SK 海力士制造的板材上进行设计。
当然，如今看来，手握技术和市场的韩厂，终有一日会让自己的路线变为HBM4事实上的标准。美光当初力推HMC，本意也是想在数据中心内存上占据领先地位，走出传统的半导体周期，但最终却走向失败，如今的它很清楚海力士力推定制化内存的影响，试图加以阻止，但本就落后了它恐怕也只能跟着吃一点尾气了。
两大韩厂，强强对决
今年8 月 19 日，SK 海力士副总裁柳成洙出席了在首尔举办的“SK 利川论坛 2024”。在论坛的第二场会议上，柳成洙公布了 SK 海力士的雄心勃勃的战略，即开发一款性能比现有 HBM 高出 30 倍的产品。
柳成洙表示：“我们的目标是开发性能比当前 HBM 提高 20 到 30 倍的产品，重点是推出差异化产品。”他强调，公司专注于通过先进的执行能力，以面向 AI 的内存解决方案来应对大众市场。这一战略至关重要，因为在 AI 技术的快速发展推动下，对高性能内存的需求不断增长。
柳成洙强调，SK Hynix 的 HBM 受到全球公司的高度关注，尤其是七大科技巨头（M7），其中包括苹果、微软、谷歌 Alphabet、亚马逊、Nvidia、Meta 和特斯拉等科技巨头。Ryu 透露：“七大科技巨头（M7）的所有成员，也就是美国大型科技公司，都曾与我们接洽，要求提供定制的 HBM 解决方案。”
副总裁还分享了他对满足这些需求的个人承诺，他表示：“我整个周末都在不停地与 M7 公司沟通。内部需要大量工程资源来满足他们的要求，我们正在付出巨大努力来确保这些资源。”这种奉献精神反映了 SK Hynix 保持其在 HBM 市场领先地位的决心。
他还表示，SK 海力士需要自己定义内存规格，而不是跟随其他公司。“我们需要创建自己的（内存半导体）规格，而不是跟随特定的公司。”他总结道：“我们正处于 HBM 模式的重要转折点，定制产品的需求不断增加。我们将抓住这些机会，继续发展内存业务。”
但HBM4涉及到了更先进的逻辑芯片，并不擅长这方面的海力士的选择是与台积电携手，作为世界最大的晶圆代工厂，台积电同样也是M7的供应商，清楚他们的需求，做类似产品自然也是得心应手。
今年早些时候，台积电和 SK 海力士组建了所谓的 AI 半导体联盟，该联盟将结合两家公司在各自领域的优势，并在“一个团队战略”原则下协调双方战略，随后双方宣布合作开发HBM4基础芯片，台积电确认将使用其12FFC+（12nm级）和N5（5nm级）工艺技术来协助海力士生产HBM4芯片。
图源海力士
台积电的 N5 工艺可实现更多集成逻辑和功能，互连间距从 9 微米到 6 微米，这对于片上集成至关重要。12FFC+ 工艺源自台积电的 16nm FinFET 技术，将能够生产具有成本效益的基片，使用硅中介层将内存连接到主机处理器。
台积电还在优化其封装技术，特别是CoWoS-L和 CoWoS-R，以支持 HBM4 集成。这些先进的封装方法可以构建多达八个光罩尺寸的中介层，并便于组装多达 12 个 HBM4 内存堆栈。新的中介层将具有多达八层，以确保高效布线超过 2,000 个互连，同时保持适当的信号完整性。根据台积电的幻灯片，到目前为止，实验性的 HBM4 内存堆栈已达到 14mA 时 6 GT/s 的数据传输速率。
台积电代表表示：“我们还针对 HBM4 优化了 CoWoS-L 和 CoWoS-R。CoWoS-L 和 CoWoS-R 都使用了超过八层，使 HBM4 能够以 [适当的] 信号完整性路由超过 2,000 个互连。我们与 Cadence、Synopsys 和 Ansys 等 EDA 合作伙伴合作，以认证 HBM4 通道信号完整性、IR/EM 和热精度。”
不过需要注意的是，尽管引入了台积电的先进制程和封装，但海力士的HBM4芯片中的DRAM依旧采用了第五代10nm即1b的工艺，而SK 海力士预计将于 2025 年下半年量产 12 层 HBM4。
与此同时，三星作为拥有晶圆代工、存储器、封装等能力的IDM企业，也在积极推动定制化的HBM AI解决方案。
2024年7月，三星电子内存部门新事业企划组长崔章锡在“三星代工论坛”上表示，公司打算为HBM4代开发多种定制化的HBM内存产品，并宣布与AMD、苹果等大客户展开合作。
崔章锡指出，HBM架构正在发生深刻变革，很多客户从传统通用HBM转向定制化产品。三星电子认为，定制化HBM将在HBM4代成为现实。
三星的计划是，以 HBM4 为契机扭转 HBM 战局中的劣势，三星同时拥有系统 LSI 部门和代工部门，两个部门在内部通力合作，可以从 HBM4 基础芯片的初始设计开始优化性能，而且由于英伟达等厂商希望将包括代工和封装在内的整个流程委托给一家公司，三星所谓的“交钥匙（批量生产）”战略显然相较于海力士与台积电合作来说，更具备竞争力。
图源三星
三星在 7 月左右在其设备解决方案 (DS) 部门内组建了一支400人左右的新的 HBM 开发团队，目前已在 HBM4 方面取得了进展，目标是在今年年底前完成该产品的流片，此举也被视为为其 2025 年底前大规模生产 12 层 HBM4 产品奠定了基石。
据悉，三星现有的HBM3E采用7纳米工艺，但HBM4将跳过5-6纳米工艺，采用4纳米逻辑工艺，而内存芯片则比海力士更加激进，将采用 10nm 第六代 (1c) DRAM新品。
由于三星计划在 HBM4 核心芯片中使用 1c DRAM，相关投资也将随之而来。TrendForce 报告称，三星的 P4L 工厂将从 2025 年开始成为扩大内存容量的关键地点，DRAM 的设备安装预计将于 2025 年中期开始，1c 纳米 DRAM 的量产预计将于 2026 年开始。
就目前而言，三星的HBM3E 仍在与英伟达的认证过程中苦苦挣扎。TrendForce 指出，由于该公司渴望从 SK 海力士手中夺取更高的 HBM 市场份额，其 1alpha(1α) 产能已为 HBM3e 预留。
混合键合是未来？
需要注意的是，JEDEC的HBM4标准并未提及堆叠高度，其原定于今年年初发布HBM4标准，但据报道，由于成员公司对堆叠高度存在意见分歧，该发布被推迟。据了解，JEDEC有意将高度限制从现有的720微米（μm）放宽至775μm，原因是需要额外的空间来构建更多的层。
这也让 “混合键合”技术成为了内存市场的关注焦点，这项能够减少HBM厚度并提高速度的混合键合技术，被认为是决定市场成败的关键技术。
据韩媒报道，SK海力士正在开发预计明年量产的HBM4的两种键合方式，分别是现有的“MR-MUF”（Mass Reflow-Molded UnderFill）和混合键合的双轨方式。
所谓的键合是指半导体之间的粘合工艺。HBM是通过堆叠DRAM制成的产品，MR-MUF是先加热进行类似焊接的操作，然后在芯片之间加入粘稠的液体使其固化的方式。同时，还进行保护芯片的“封装”工序。在这过程中，DRAM之间通过称为“凸点”（球状导电突起）的材料进行连接。然而，混合键合技术则无需在DRAM之间使用凸点，直接连接DRAM。这一技术不仅可以大幅减少HBM的厚度，还能缩短DRAM之间的距离，从而加快数据传输速度。由于该方式在弥补传统键合方式的弱点上表现出色，已引起主要客户的高度关注。
一位半导体行业人士表示，“由于混合键合的技术难度较高，SK海力士可能会在HBM4的16层产品上继续采用MR-MUF方式，但预计后年起无论如何都会引入混合键合技术。”
特别是国际半导体标准化组织（JEDEC）最近将HBM4标准的厚度从之前的720微米（㎛）放宽至775微米。这意味着，内存企业可以通过现有的键合方式实现HBM4，预计在未来一段时间内，MR-MUF和混合键合将并存发展。
然而，更值得关注的是三星电子试图颠覆HBM市场的动向。三星电子据称非常有决心在HBM4中实现混合键合的成功。另一位业内人士表示，“如果混合键合技术难以实现，三星电子或将从现有的‘TC-NCF’（热压缩非导电膜）方式转向MR-MUF，但目前看重混合键合的可能性更大。”三星电子目前通过TC-NCF方式制造HBM，在芯片之间加入薄薄的非导电膜（NCF）后进行热压缩。然而，迄今为止，在产品的完整性和生产效率方面，该方式被认为不如MR-MUF具有竞争力。
三星电子在最近于美国科罗拉多州丹佛举办的电子元件技术会议（ECTC）上发表了论文，强调混合键合技术对于16层以上的HBM产品来说是必要的。尽管JEDEC放宽了厚度标准，三星电子仍希望在竞争对手之前成功实现混合键合，确保市场领先地位。如果未来推出24层、32层等更高级产品，混合键合将成为必需技术。
这一动向预计将促使受到三星电子追赶的SK海力士加速混合键合技术的开发。SK集团董事长崔泰源本月初访问了SK海力士总部，并向员工传达了“在明年提前实现第六代HBM商业化”的信息，业界认为这也包含了混合键合技术的相关内容。事实上，SK海力士的高层人士在公开场合频繁提到混合键合封装技术。
据称，美光也正在集中研究针对HBM4的混合键合技术。然而，业内预测其技术成熟度相对落后于三星电子和SK海力士。行业人士表示：“美光科技预计在未来一段时间内将继续使用当前的TC-NCF方式。”
写在最后
就现在来看，HBM市场已经形成了“一超一强一平”的格局。
海力士技术实力最为雄厚，作为英伟达最重要的供应商，它掌握着主动权，而三星尽管招数尽出，但在HBM3和3E的英伟达认证上表现并不理想，HBM4已经不容有失，而美光尽管已经向英伟达出货HBM，但市场份额实在太小，其对于HBM标准的影响也较小，短时间内很难对两家韩厂构成实质性的威胁。
在HBM4来临之时，行业或将迎来一场更激烈的战争，而其中胜者，有望真正主宰未来十年的DRAM市场。
